Architektur eines 2D-FFT-Coprozessor-Systems für die Echtzeit-SAR-Bilddatenverarbeitung

Vorteil des Radars mit synthetischer Apertur (SAR) ist, dass die Erdbeobachtung unabhängig von Tageszeit und Wetterbedingungen erfolgen kann. Zudem lassen sich durch die verschiedenen Reflektionseigenschaften von Materialien weitere Informationen gewinnen. Aufgrund dieser Vorteile gegenüber optischen Systemen soll SAR auch in kompakten und unbemannten Flugkörpern (UAVs) eingesetzt werden. Besondere Herausforderung ist die kontinuierliche Verarbeitung der Daten hochauflösender SAR-Sensoren, die schritthaltend mit der Datenaufnahme erfolgen muss. Für eine effiziente Kompression der Daten oder eine automatische on-board Bildanalyse soll das SAR-Bild zukünftig direkt nach Empfang der reflektierten Rohdaten an Bord erzeugt werden. Zudem ist die SAR-Verarbeitung flexibel zu implementieren, um die Auflösung oder das SAR-Verfahren umschalten zu können. Gemeinsame Eigenschaft aller SAR-Verfahren ist die zweidimensionale Datenverarbeitung. Das in Bezug auf die Rechenleistung aufwendigste Teilverfahren ist die ein- oder zweidimensionale Fouriertransformation. Dies gilt insbesondere für die bei hohen Auflösungen erforderlichen Transformationen langer Signalfolgen. Als Hardware-Plattform wird eine FPGA/RISC-Kombination vorgeschlagen, welche die Vorteile von hoher Rechenleistung und Flexibilität vereint. Eine kompakte Realisierung lässt sich durch Parallelverarbeitung innerhalb des FPGAs erreichen, wobei die festverdrahteten Multiplizierer und Speicherblöcke zum Einsatz kommen. Im Rahmen dieser Arbeit wird eine neue, an die Rahmenbedingungen der SAR-Verarbeitung angepasste Architektur, für lange ein- und zweidimensionale schnelle Fouriertransformationen (FFT) vorgestellt. Vorteil gegenüber bisherigen dedizierten Architekturen mit einem hohem Durchsatz ist, dass die FFT-Länge flexibel im Betrieb umgeschaltet werden kann und dass bei gleichem Durchsatz weniger Multiplizierer und Speicher erforderlich sind. Der Verzicht auf Floating-Point-Operationen erlaubt kompakte Implementierungen mit hohem Durchsatz auf aktuellen FPGAs. Die deutliche Abnahme der Genauigkeit bei langen Fixed-Point FFT-Berechnungen wird durch eine neue datenabhängige Skalierung verhindert. Es werden analytische und experimentelle Untersuchungen des Fehlers für den Einsatz von verschiedenen Skalierungsmethoden und Bitbreiten der Datenpfade durchgeführt. Aufgrund des Speicherbedarfs werden externe SDRAM-Speicher eingesetzt. Aus der Literatur bekannte Ansätze verwenden bei zweidimensionalen Lese- und Schreib-operationen (z.B. Transponieren einer Matrix) entweder Doppelpuffer oder haben eine geringe Auslastung des Datenbusses zur Folge. In dieser Arbeit wird der Durchsatz durch eine geeignete Ablage der Daten in den Speichern deutlich gesteigert. Dazu wird der Aufbau moderner SDRAMs mit mehreren Bänken berücksichtigt. Ein Doppelpuffer ist dadurch nicht mehr erforderlich. Für die vorgestellten Architekturen stehen verifizierte VHDL-Beschreibungen zur Verfügung, die auf einem realen System implementiert und getestet wurden.